长鑫存储突破4F² DRAM架构，新一代DDR5 RDIMM将于2026年底量产

SmartHey10月10日消息：在第四届集成芯片和芯粒大会上，长鑫存储总裁曹堪宇博士发表主题演讲，正式宣布4F² DRAM架构研发取得重大突破，并首次公开新一代DDR5 RDIMM产品路线图——该产品深度融合自研VSG垂直包围栅晶体管、4F²高密度单元架构及晶圆级混合键合三维集成技术，预计于2026年底正式量产上市。

4F²架构被视为下一代DRAM的核心技术方向。相比当前主流的6F²结构，其单位面积存储密度显著提升，为内存性能与能效比的跨越式升级奠定物理基础。长鑫存储自创立起即系统布局4F²技术，已累计公开相关专利族超300件，专利数量与覆盖广度位居全球前列。公司于2021年发布国内首篇4F²学术论文，并在2023年、2025年持续披露关键进展，逐步构建起自主可控的底层技术体系。

其中，自研VSG（Vertical Surrounding Gate）垂直包围栅晶体管是4F²架构落地的关键基石。该器件采用垂直沟道+全环绕栅极结构，大幅增强栅控能力，有效抑制短沟道效应与静态漏电——这两大难题长期制约DRAM微缩进程。由于DRAM依赖电容电荷存储数据，漏电加剧将导致电荷快速衰减，引发误码甚至系统宕机；行业常规依赖高频刷新补偿，却带来功耗上升与有效带宽下降。VSG晶体管通过结构创新，在缩小单元尺寸、提升集成度的同时，显著改善数据保持特性与整体能效表现。

从6F²到4F²，不仅是面积效率的提升，更标志着DRAM晶体管由平面布局向立体垂直架构的根本性演进。这一变革使传统工艺流程难以沿用，需对字线金属化、位线成型、结区激活等核心制程进行全栈重构与协同优化。

针对早期4F²方案在速度与延迟方面的瓶颈，长鑫提出“DRAM与CMOS工艺解耦+晶圆级混合键合”三维集成路径。区别于传统二维单片集成中存储阵列与外围逻辑共用同一工艺节点的限制，该方案允许存储单元与逻辑电路分别在最优工艺平台上独立制造，再通过高精度晶圆级键合实现纳米级互连。此举既保障了存储密度最大化，又释放了逻辑电路的性能潜力，兼顾高带宽、低延迟与低功耗需求。

公开信息显示，长鑫自2019年起启动混合键合技术自主研发，相关专利数量已进入全球前十；2025年，公司在国际电子器件会议（IEDM）发表关键技术论文，并成功完成12英寸晶圆平台的DRAM与CMOS晶圆级键合实验验证，标志该技术迈入工程化应用阶段。

值得关注的是，长鑫将4F²架构的首款商用产品锁定为DDR5 RDIMM服务器内存模块，直面数据中心领域最严苛的可靠性挑战。服务器内存需支持7×24小时连续运行、带电热插拔、跨厂商多平台兼容性认证，对信号完整性、抗干扰能力、错误纠正机制及长期稳定性要求远超消费级产品。相较侧重峰值读写速率的桌面内存，RDIMM的核心价值在于零误码率、毫秒级容错响应与广泛硬件生态适配能力——此次技术落地，彰显长鑫在高端内存系统工程能力上的实质性跨越。